H264 Lite 高清视频编解码器IP核--天府（四川）联合股权交易中心

H264 Lite 高清视频编解码器IP核

H264_Lite视频编解码器（encoder&decoder）由硬件描述语言verilog实现，此设计经过FPGA EDA工具编译后可集成于可编程逻辑器件(FPGA)平台；也可以使用Synopsys Design Compiler综合后作为ASIC芯片的IP核使用。该视频编码器输出码流完全符合H.264视频编码标准；解码器能解码H264_Lite自己编码的码流。该设计针对硬件面积，编码帧率，综合频率做了设计结构上的优化。该设计对FPGA实现做了特别的时序优化，在Xilinx Zynq7020上可以综合到150MHZ，单核就能够实现1080P@30fps的FPGA应用场景，双核可以实现1080P@60fps的应用场景，三核可以实现4K@30fps的应用场景。

商品介绍

产品特点：

编解码帧率高：1080P30理论编解码最低时钟频率是110MHZ
硬件面积小：在zynq7020上，单核只占50%的逻辑资源
延时低：1080P30时，编码器硬件延时在1ms以内
码率控制：可以按MB为单位调整QP，码率更平滑
超高清图像支持：最大编解码图像尺寸为3840x2160
超长GOP支持:最大可以256帧才编码一个I frame，削减码流带宽高峰，仍保持优秀的容错性
编码器，解码器集成在一起，共享硬件逻辑，面积更小
误码控制：针对无线传输(如wifi，微波等)等不保证数据完整性的场合，做了特殊处理，如无人机应用

应用领域：

无人机航拍，图传
行车记录仪
网络摄像机(IP Camera)
图像记录，本地储存与传输

FPGA综合结果

H264_Lite Area (Xilinx Zynq 7020)
stage	Config	DFFs	Luts	BRAMs	DSP48s
Synthesis	CAVLC(enc)	28474	21510	34	12
Synthesis	CAVLC(enc+dec)	29983	23637	35	12
Synthesis	CABAC(enc)	30143	24037	38	13
Synthesis	CABAC(enc+dec)	32650	28144	41	13